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在过去的二十年中，已经清楚地认识到，受摩尔定律启发的纯尺寸缩放不再是预测CMOS技术节点演变的唯一指标。第一个迹象是在2005年左右，当时固定功率（称为Dennard缩放）的节点到节点的性能提高开始放慢速度。逐渐地，半导体行业开始通过其他技术创新来补充以光刻的缩放，以维持性能功率- 区域- 成本优势：晶体管级材料和建筑探索，标准的单元格设计技术协作优化以及由3D Integration Technology实现的系统技术协作。在晶体管水平上，由于尺寸降低而导致的性能降解是由于短频道现象引起的。即使在门上没有电压，栅极长度的大幅减小和导电通道的缩短的结合也会增加泄漏电流。同样，来源和排水对狭窄通道区域的影响也*增加了。这些短渠道效果使芯片行业从平面MOSFET到鳍片过渡到FinFET，最近再到全栅极（GAA）纳米片晶体管，用于高性能计算应用程序。这些建筑创新使门能够重新获得对导向通道的静电控制。预计纳米片晶体管家族将继续使用至少三代技术与标准细胞级创新相结合的逻辑缩放路线图。其中包括高级互连和中线解决方案以及引入后侧电源网络（BSPDN）。互补的FET（互补FET）或CFET将是下一个改变游戏规则的人，可以通过将N和P频道堆叠在一起来进一步降低该区域。预计IMEC将从A7节点引入它，将IMEC技术路线图扩展到至少A3一代。就像在GAA纳米片晶体管中一样，门（现在由N和P共享）完全包裹在SI通道周围和之间，从而确保最大的静电控制。从2D材料开始，但最终即使在CFET晶体管时代，短道效应再次使进一步的扩展变得复杂。晶体管栅极和通道长度的连续减小需要更薄的半导体通道以限制电流流的路径，从而限制了关闭设备时电荷载体泄漏的机会。为了将CFET晶体管移动到低于10nm的传导通道长度的A2晶体管技术节点，SI通道的厚度也应减小到小于10nm。但是，在如此薄的SI通道中，电荷载体的活动性和晶体管上的流动性开始急剧下降。这是2d半导体，尤其是过渡金属二甲甲化物（MX2）提供机会的地方（图1）。在这些半导体中，原子在分层晶体中排列，单层厚度仅为0.7 nm，允许非常薄的通道。此外，无论通道厚度如何，它们都预计将保持相对较高的载流子迁移率。这使最终门和通道长度缩放不担心短通道效应。高级节点中的2D材料集成：挑战2D通道材料可以在最终缩小节点上实现的巨大性能飞跃，这引起了主要芯片制造商和该领域的学术领导者的兴趣。令人鼓舞的是，他们已经开始在研发上进行大量投资，以克服在最先进的节点中引入2D材料的障碍。 2D材料集成确实提出了一系列挑战，从而增加了A2节点引入的成本和整合工作。首先，根据2D材料的沉积，沉积2D材料层存在挑战。对于需要高性能设备的应用，可以采用两种主要方法：（1）直接在目标基板上生长2D材料，（2）在“增长基板”上生长，然后将层转移到目标基板上。 2D材料的直接生长通常需要特定的底物，并且需要在高温（1000C）下进行。

如果需要工业兼容的过程和材料，则生长的底物可能不适合诱导高结晶度——，这将降低膜的性能。然而，直接增长可以提供一致性，晶圆级的覆盖范围以及与工业过程的兼容性。在第二种方法中，可以在诸如蓝宝石等异国情调的“理想”底物上进行生长，从而促进高性能膜的产生，并随后转移到目标晶圆。转移本身可以在温度远低于直接生长条件（约300C）的温度下进行。但是，转移引起的过程步骤数量的增加可能会影响芯片制造过程的成本和产量。第二个挑战是关于栅极堆栈集成，特别涉及栅极堆栈集成和介电沉积。具有讽刺意味的是，使2D材料如此薄的原因也使介质沉积复杂化。构成2D材料的层通过非常弱的范德华（VDW）力垂直粘结，使表面大部分被钝化- 而没有任何悬空的键。这给使用在SI上效果很好的沉积技术带来了挑战，包括依赖于与表面悬挂键相互作用的原子层沉积（ALD）（图2）。近年来，IMEC和领先的芯片制造商取得了良好的进步，并证明了N型纳米片具有集成的Gate Stacks 2D Channel ——，尽管主要是在基于实验室的设备上。低电阻源/排水接触的第三个主要挑战是形成低电阻源/排水接触。对于Si，通过与源/排水区接触金属来形成源/排水接触，并在界面形成schottky屏障。然后可以通过隧道将电荷载体注入源。为了确保低电阻源/排水接触，采用了两种关键技术：（1）源/排水区域的重掺杂； （2）形成硅化剂。但是，这些启用技术很难在薄层2D材料上实施，从而促使研究人员探索替代解决方案。 2D材料掺杂2D材料的掺杂不仅对于获得低阻力触点至关重要。还必须在通道中调节阈值电压（VTH）并降低访问电阻。与3D材料不同，使用传统离子束植入的2D材料的替代掺杂将*降低该材料的传输特性。由于其性质极为薄，即使在晶格中取代一个原子也对2D材料的影响要比3D材料大得多。正在探索其他掺杂技术（例如静电掺杂或表面掺杂），但仍然没有明确的解决方案。 P型和N型FET CMOS技术应用依赖于N型和P型FET的组合。在标准CMOS技术中，SI用于形成两种类型的FET。但是，尚未发现到目前为止，还没有发现2D材料：N型的最佳材料（例如MOS2）不是P型FET的最佳材料（WSE2是最有希望的）。 Fab集成以及提高可靠性和可变性的需求最后，直到最近，该研究主要是在实验室进行的，在该实验室中，可以在厘米尺度的标本中获得“英雄”设备。但是，需要进行巨大的开发工作才能使这些过程达到工业规模，并且与300mm晶圆的整合兼容。同时，需要提高可靠性，并且可变性*降低。当领先的芯片制造商和大学团体中，在较低性能设备中引入2D材料正在寻找解决方案，以将2D材料引入最先进的CFET体系结构的传导渠道，IMEC选择了另一种方法——这是由许多集成挑战和预期成本驱动的。为了减少引入2D材料的努力和预期成本，IMEC选择将它们分阶段引入较低的节点和低性能设备中。 IMEC开始专注于模块开发和平面2D设备上的300mm晶圆工艺开发。

将它们集成到非常复杂的CFET架构中时，我们可以依靠我们学到的知识。 2D材料将已经将其引入300mm的Fabs，解决方案将准备好用于介电沉积和源/排水接触形成，并将探索改善可靠性和可变性的方法。 IMEC的方法将在下面更详细地描述。 A7技术节点中的平面2D NPFETIMEC正在努力在IMEC逻辑技术路线图的A7节点中首先引入基于2D MX2的设备（图3）。在后代的技术中，具有SI通道的CFET将构成高性能的逻辑CMO，电源将通过BSPDN路由到这些逻辑设备，并且最后一级的缓存内存可以通过高级3D集成技术连接到逻辑CMO。扁平2D MX2设备的机会是外围设备，位于生产线后部背面的后部背面（Beol）（甚至是晶圆）的背面。想想低辍学器（LDOS）和较低的性能开关，可以打开（并关闭）逻辑CMOS设备块。

IMEC研究人员的仿真表明，具有MX2通道的平面NMO设备非常有前途，适用于此类应用。在晶圆的背面或贝尔的背面，将有更多的实施空间。因此，与（昂贵的）额叶对应物相比，它们的足迹可以放松，为更大的图形设备架构（N型或P型）留出空间。对于这些应用，层传输是首选的沉积技术：Beol和背部处理限制可用的温度预算低于400C，以避免降低前部现有设备的性能。直接在这些低温下（以工业兼容的方式）生长2D材料，因为它可能导致质量较差。还正在进行有关将材料插入IMEC A3技术节点的开发工作。在这里，预计IMEC将逐渐过渡到CMOS 2.0 - 一种范式转变，可以通过将混合整合引入芯片计算系统（SOC），从而释放摩尔法律的潜力。它通过将SOC重新分配为不同的功能层（借助STCO），并使用高级3D互连和后侧技术将其重新连接来做到这一点。可以使用最适合其约束的技术选项来构建功能层，而不是为SOC的每个功能部分使用最新的节点（图4）。需要极端设备密度（例如，密集逻辑）的层将包括最规模的技术（即CFET）。

CMOS 2.0允许在SOC的不同层中平稳地引入2D材料。例如，电源开关是晶圆背面的活动互连的一部分，或者平面MX2设备是内存层的一部分。上述基于2D的GAA纳米片和CFET的开发是在300毫米清洁室进行的，而IMEC还探索了GAA纳米片晶体管中的2D材料作为导电通道的引入。这些研究是在实验室量表上进行的，但确实使用了与FAB兼容的工具和过程。这些研究的目的是解决2D材料整合对纳米片特异性模块的影响，这将与长期CFET相关。考虑纳米片通道的释放（即，删除牺牲层以形成纳米片通道），内部间隔层的形成和替换金属门集成步骤。在低绩效平面MX2 FET上获得的经验：层传输，PFET集成和可靠性提高。 300mm模板的生长和层转移：实现均匀，高质量2D单层的可行途径2D材料的模板生长和层转移是一种有趣的方法，可以在低于400C的温度下将高质量的2D材料层沉积在300mm目标晶圆上。通过模板的生长，使用预定义的“模板”底物（例如蓝宝石）将2D材料的生长引向单个晶体方向。之后，整个300mm晶圆表面的超薄层需要不破裂而不会转移到目标晶圆上。在2024 VLSI时，IMEC显示了300mm MX2干传递过程流动（图5），首次实现可重复的过程，在晶圆上均匀均匀（99.5的形态产量）。此外，与其他层转移方法相比，缺陷的数量显着减少。实现这些突破的关键是在高性能键合期间使用粘结前端启动，以及在释放临时载体期间使用光子剥离的过程。粘合线是基于首先在晶片中心施加粘结力，然后传播到边缘的。这些技术已被证明可以减少空隙形成，改善键均匀性并几乎没有残留物。

这使得层转移成为2D材料沉积的可行选择。在3D SOC和CHIP集成的背景下，提出的过程流量使用了芯片行业中著名的300mm兼容制造步骤。层传输应用程序到实验室GAA纳米片：IMEC团队的良好层一致性和质量应用于平面设备上的层传输所获得的经验到GAA纳米片测试工具。结果表明，实验室MX2 NFET具有出色的一致性，均匀性和层质量。层转移是一种有趣的纳米片通道形成方法（因此，也适用于CFET），最好在低于600C的温度下。此外，IMEC探讨了在较低温度下2D材料的直接生长，仅在沉积较小的选定区域的沉积时才能达到高质量的层。至于针对2D基于平面PFET的300mm集成平台。到目前为止，大多数集成工作都是在N型设备上完成的。在IEDM 2023年，IMEC与Intel合作，首次使用与MOS2 NFET的工艺流相似，首次演示了300mm集成的平面WSE2 PFET晶体管。团队还清楚地分析了晶粒尺寸对设备性能和可靠性的影响。提高前几年的可靠性和可变性的方法，IMEC和维也纳技术大学（Tibor Grasser教授）在量化基于2D材料的设备的可靠性和可变性方面取得了进展。他们研究了2D层厚度，晶粒尺寸和方向的影响，以及2D生长模板对300 mM集成MX2平面设备的性能。他们还能够确定可靠性和可变性问题的根本原因，并且目前正在努力找到解决方案。应对剩余的挑战：尽管世界各地的各个研究小组取得了长足的进步，但仍需要一些突破来弥合高级节点大规模制造的差距。 IMEC认为，与FAB兼容的源/排水接触形成，可控制的掺杂以及在MX2设备中的CMO（即集成P型和N型FET）是对未来的最关键障碍。解决这些问题需要共同努力，包括行业领导者，大学团体和研究机构以及工具开发人员。由于解决了这些问题，因此2D材料的前景是明亮的。他们不仅保证从A7开始推进逻辑扩展路线图，而且它们的性质还可以使应用领域扩展到逻辑之外。由于它们非常低的状态电流，它们显示了嵌入式DRAM应用程序的潜力——可能从A7节点开始。此外，“表面样”二维材料的传输特性非常容易受到干扰，因此非常适合概率计算甚至机器学*应用。